- なぜ募集しているのか
- 事業拡大に伴い、増員目的での採用を実施しています。
- どんな仕事か
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【業務概要】
通信モジュール向け制御ICやセンサーASICのディジタル回路設計において、RTL設計またはレイアウト設計を主に行っていただきます。
【業務詳細】
・ディジタル回路フロントエンド設計および検証
・ディジタル回路バックエンド設計および検証
★連携地域…野洲事業所（滋賀）、本社（京都）、米国、ヨーロッパ
※年に数回、連携地域への出張の可能性があります。
【仕事の魅力】
・新しい通信規格（5G、6G）や次世代センシング技術を見据えた、将来の商品につながる技術開発に携わることができます。
・村田製作所として多くの強い高周波部品を開発・保有していることで、海外複数拠点を含む世界最先端の色々な地域の技術者との協業が可能です。
・自身で開発プロジェクトを発案したり実際にリードしたりすることも可能で、新商品・新技術を世に送り出す経験も魅力です。
・新商品を市場に提供する事で、社会発展への貢献を実感する事が出来ます
【仕事の進め方】
複数の案件を同時に回しており、1人当たり複数PJを並行して担当する場合がありますが、製品で担当を分けるのではなく状況やメンバーの特性により担当案件を決定することで業務量の平準化を図っています。
また、海外との結びつきが強く、アメリカやフィンランドの関係各社とも密に連携しながら開発を進めています。
【将来的に従事する可能性のある仕事内容】
同社業務全般
【所属部署情報】
薄膜技術開発統括部 薄膜半導体技術開発部 開発5課
※2係（デジタル回路設計・アナログ回路設計）、18名構成
同社の通信モジュールやセンサー製品は、次世代の通信規格や自動運転化の加速するモビリティ市場などの成長市場において高い競争力を誇っています。
同部署では数年先を見据え、より競争力を高めるための通信用の制御ICやセンサーASICの技術開発を担っています。 - 求められるスキルは
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必須 【必須要件】
・ASICまたはFPGAのディジタル回路の設計開発の経験
(以下(1)～(8)のいずれかの実務経験が2年以上ある方)
(1)verilog HDLによるディジタル回路の論理設計および検証
(2)論理合成および等価性検証
(3)フロアプラン、電源設計
(4)Place&Route
(5)TimingDrivenLayout設計フロー
(6)タイミングECOの作成
(7)DRC/LVS、クロストーク、IRdropの検証
(8)PDK変更などのディジタル設計環境の構築
・半導体全般の基礎的な知識 - 雇用形態は
- 正社員
- どこで働くか
- 横浜事業所
住所：神奈川県横浜市緑区白山1丁目18番1号
アクセス：JR横浜線 鴨居駅または中山駅より横浜市営バス10分、白山ハイテクパーク下車徒歩3分
＜将来的に勤務する可能性のある場所＞
本社および全ての支社、営業所
＜受動喫煙防止策＞
敷地内全面禁煙 - 勤務時間は
- フレックスタイム制 1日の標準労働時間：8時間
休憩時間：1時間
コアタイム：あり 11:00～15:00
月平均残業時間：10時間～25時間 - 給与はどのくらい貰えるか
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年収：500～980 万円 月給制 基本給：280000円
残業代：全額支給
変動手当：住宅手当 47,000円/月（近畿圏での上限額を想定）※支給条件あり
こども手当 こども一人当たり：13,500円/月
役職手当
通勤手当：あり 実費支給(上限なし)
賞与：あり 年2回（6月、12月）
昇給：あり 年1回（4月） - 待遇・福利厚生は
- 退職金制度、財形貯蓄制度、従業員持株会、社員食堂、制服貸与、独身寮、転勤者用社宅、職場レクリエーション、クラブ活動、契約保養施設
- 休日休暇は
- 【年間休日】123日
【休日内訳】 完全週休2日制 土曜日,日曜日,祝日,夏季休暇,年末年始休暇,GW休暇,産前・産後休暇,育児休暇,介護休暇,特別休暇 - どんな選考プロセスか
- 書類選考→面接2回（筆記試験あり）
掲載期間25/11/28～25/12/11
求人No.EAGE-634105
