なぜ募集しているのか: 増員
どんな仕事か: 【エンジニア数業界最大手】【プライム上場】【有給休暇消化率75.2％】【離職率7.7％】【育休復職率92％以上】
【活躍フィールド：711社　上場企業、上場企業の連結子会社が60％】～プロとし…
【パソナキャリア経由での入社実績あり】■ 業務内容（概要）
2nmプロセスに対応したデジタルIC設計フローの構築・検証・最適化を担当。
Cadence・Synopsys などのEDAベンダと連携しながらフローを作り込み、PPA評価・改善、顧客への導入支援まで一貫して関わるポジションです。

■ 業務内容（具体）
2nm対応のデジタルIC設計フロー（論理合成／配置配線／STA 等）の構築・検証
Cadence／Synopsysツール（Digital Full Flow）の設定・動作評価
テストチップ／リファレンスデザインを用いた PPA評価（Power, Performance, Area）
PPA改善に向けたパラメータチューニング、スクリプト修正
設計フローパッケージの整備・顧客提供
フロー導入支援（セットアップ指導、運用サポート）
顧客設計課題の切り分け、共同デバッグ、改善提案
EDAベンダ／プロセス開発チーム／顧客設計部門との技術調整

ミドル層として期待される役割
解析結果（PPA）を踏まえた改善仮説立案
EDAベンダとの技術的ディスカッション
顧客課題に対する技術サポート
フロー品質とユーザビリティ向上への貢献

■ AIマッチングタグ
＜EDAツール＞
Cadence（Genus / Innovus / Tempus / Voltus）
Synopsys（DC / ICC2 / PT / PrimePower）
STA（Static Timing Analysis）
P&R（Place and Route）
Synthesis / Logic Design

＜設計フロー＞
Digital Full Flow
Design Flow構築
スクリプト開発（Tcl／Python）
PPA最適化
テストチップ評価
リファレンスデザイン

＜先端プロセス＞
7nm / 5nm / 3nm / 2nm
FinFET / GAA

＜サポート・技術折衝＞
顧客向け技術サポート
フロー導入支援
課題切り分け・デバ…
求められるスキルは: 必須デジタルIC設計、またはデジタル設計フロー構築・運用の実務経験
Cadence または Synopsys のEDAツール使用経験
論理合成／配置配線／STA いずれかの基礎知識
数値評価（PPA）をもとに改善点を考察できる能力
技術的なコミュニケーションが可能な方（顧客／ベンダ／社内）

歓迎先端ロジックプロセス（7nm以下）での設計・フロー構築経験
テストチップやリファレンスデザインを用いたベンチマーク経験
PPA最適化に関するパラメータチューニング、スクリプト改善経験
顧客向け技術支援、フロー導入サポート、QA対応経験
Python / Tcl などでのスクリプト開発スキル
雇用形態は: 正社員
どんなポジション・役割か: 【東京・北海道】デジタルIC設計エンジニア（ミドル層）
どこで働くか: 東京都東京都千代田区取引先構内
勤務時間は: 09:00～18:00
給与はどのくらい貰えるか: 500万円～750万円
休日休暇は: 完全週休二日（土日）
[休日]祝日　※祝日のある週は土曜出勤の場合あり　　
[休暇]年末年始、有給休暇（夏季取得推奨日あり）、慶弔休暇、特別休暇、育児休業、介護休業、入社時休暇（上限3日）、災害時休暇（年5回、最大5日）
【年間休日】122日

【東京・北海道】デジタルIC設計エンジニア（ミドル層）（年収500万円～750万円）

設計・開発エンジニア（電子回路）